반도체소자의 이중 게이트 형성 방법

Method for fabricating dual gate of semiconductor device

Abstract

본 발명인 반도체소자의 이중게이트 형성 방법은, n + 형 모스영역 및 p + 형 모스영역을 갖는 반도체 기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 n + 형으로 도핑된 제1 게이트도전막을 형성하는 단계와, 제1 게이트도전막 및 제1 절연막을 선택 식각하여 반도체 기판의 p + 형 모스영역을 노출시키는 단계와, 노출된 반도체 기판 및 제1 게이트도전막 위에 산화막 및 질화막이 순차 적층되어 이루어진 이중구조의 제2 절연막을 형성하는 단계와, 제2 절연막 위에 p + 형으로 도핑된 제2 게이트도전막을 형성하는 단계와, 제1 게이트도전막의 상부표면이 노출되도록 평탄화공정을 수행하는 단계와, 제1 게이트도전막 및 제2 게이트도전막을 게이트패터닝 하여 이중게이트를 형성하는 단계를 포함한다.
A method for forming a dual gate structure of a semiconductor device is provided to restrain the degradation of a transistor by preventing boron ions from penetrating into a substrate due to a heat treatment using an improved insulating layer composed of an oxide layer and a nitride layer. A first insulating layer(405) is formed on a semiconductor substrate(400). A first gate conductive layer(410) is formed on the first insulating layer. A P+ type MOS region of the substrate is exposed to the outside by etching selectively the first gate conductive layer and the first insulating layer. A second insulating layer structure(420) is formed along an upper surface of the resultant structure. The second insulating layer structure is composed of an oxide layer and a nitride layer.

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    KR-100805697-B1February 21, 2008주식회사 하이닉스반도체Method for manufacturing semiconductor device with dual gate